P5021 datasheet(2/155 Pages) NXP

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P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor

Table of Contents

Pin assignments and reset states. . . . . . . . . . . . . . . . . . . . . . .3

1.1

1295 FC-PBGA ball layout diagrams . . . . . . . . . . . . . . .3

1.2

Pinout list . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9

Electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52

2.1

Overall DC electrical characteristics . . . . . . . . . . . . . . .52

2.2

Power-up sequencing . . . . . . . . . . . . . . . . . . . . . . . . . .58

2.3

Power-down requirements . . . . . . . . . . . . . . . . . . . . . .60

2.4

Power characteristics . . . . . . . . . . . . . . . . . . . . . . . . . .60

2.5

Thermal. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62

2.6

Input clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63

2.7

RESET initialization . . . . . . . . . . . . . . . . . . . . . . . . . . .65

2.8

Power-on ramp rate. . . . . . . . . . . . . . . . . . . . . . . . . . . .66

2.9

DDR3 and DDR3L SDRAM controller. . . . . . . . . . . . . .66

2.10 eSPI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74

2.11 DUART . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .76

2.12 Ethernet: data path three-speed Ethernet (dTSEC),

management interface, IEEE Std 1588. . . . . . . . . . . . .77

2.13 USB. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .86

2.14 Enhanced local bus interface (eLBC) . . . . . . . . . . . . . .87

2.15 Enhanced secure digital host controller (eSDHC) . . . .92

2.16 Multicore

programmable

interrupt

controller

(MPIC)

specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .94

2.17 JTAG controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .95

2.18 I2C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

2.19 GPIO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

2.20 High-speed serial interfaces (HSSI) . . . . . . . . . . . . . 101

Hardware design considerations . . . . . . . . . . . . . . . . . . . . . 129

3.1

System clocking. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

3.2

Supply power default setting . . . . . . . . . . . . . . . . . . . 136

3.3

Power supply design . . . . . . . . . . . . . . . . . . . . . . . . . 137

3.4

Decoupling recommendations . . . . . . . . . . . . . . . . . . 139

3.5

SerDes block power supply decoupling recommendations

140

3.6

Connection recommendations. . . . . . . . . . . . . . . . . . 140

3.7

Recommended thermal model . . . . . . . . . . . . . . . . . 150

3.8

Thermal management information. . . . . . . . . . . . . . . 150

Package information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151

4.1

Package parameters for the FC-PBGA . . . . . . . . . . . 151

4.2

Mechanical dimensions of the FC-PBGA . . . . . . . . . 152

Security fuse processor. . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

Ordering information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

6.1

Part numbering nomenclature . . . . . . . . . . . . . . . . . . 153

6.2

Orderable part numbers addressed by this document 154

Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

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