UM0434 datasheet(4/390 Pages) STMICROELECTRONICS

4 / 390 page

Table of contents

UM0434

4/391

4.11.5

Decrementer auto-reload register (DECAR) . . . . . . . . . . . . . . . . . . . . . 69

4.12

Debug registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

4.12.1

Debug address and value registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

4.12.2

Debug counter register (DBCNT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

4.12.3

Debug control and status registers (DBCR0–DBCR3) . . . . . . . . . . . . . 71

4.12.4

Debug status register (DBSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

4.13

Hardware implementation dependent registers . . . . . . . . . . . . . . . . . . . . 84

4.13.1

Hardware implementation dependent register 0 (HID0) . . . . . . . . . . . . 84

4.13.2

Hardware implementation dependent register 1 (HID1) . . . . . . . . . . . . 86

4.14

Branch target buffer (BTB) registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

4.14.1

Branch unit control and status register (BUCSR) . . . . . . . . . . . . . . . . . 87

4.15

L1 cache configuration registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

4.15.1

L1 cache configuration register 0 (L1CFG0) . . . . . . . . . . . . . . . . . . . . . 88

4.16

MMU registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

4.16.1

MMU control and status register 0 (MMUCSR0) . . . . . . . . . . . . . . . . . . 88

4.16.2

MMU configuration register (MMUCFG) . . . . . . . . . . . . . . . . . . . . . . . . 89

4.16.3

TLB configuration registers (TLB

nCFG) . . . . . . . . . . . . . . . . . . . . . . . . 90

4.16.4

MMU assist registers (MAS0–MAS4, MAS6) . . . . . . . . . . . . . . . . . . . . 91

4.16.5

Process ID register (PID0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

4.17

Support for fast context switching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

4.17.1

Context control register (CTXCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

4.18

SPR register access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

4.18.1

Invalid SPR references . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

4.18.2

Synchronization requirements for SPRs . . . . . . . . . . . . . . . . . . . . . . . . 98

4.18.3

Special purpose register summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

4.18.4

Reset settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

4.19

Parallel signature unit registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

4.19.1

Parallel signature control register (PSCR) . . . . . . . . . . . . . . . . . . . . . . 104

4.19.2

Parallel signature status register (PSSR) . . . . . . . . . . . . . . . . . . . . . . 105

4.19.3

Parallel signature high register (PSHR) . . . . . . . . . . . . . . . . . . . . . . . . 105

4.19.4

Parallel signature low register (PSLR) . . . . . . . . . . . . . . . . . . . . . . . . . 106

4.19.5

Parallel signature counter register (PSCTR) . . . . . . . . . . . . . . . . . . . . 106

4.19.6

Parallel signature update high register (PSUHR) . . . . . . . . . . . . . . . . 106

4.19.7

Parallel signature update low register (PSULR) . . . . . . . . . . . . . . . . . 107

Instruction model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

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