UM0434 datasheet(5/390 Pages) STMICROELECTRONICS

5 / 390 page

UM0434

Table of contents

5/391

5.1

Operand conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

5.1.1

Data organization in memory and data transfers . . . . . . . . . . . . . . . . . 108

5.1.2

Alignment and misaligned accesses . . . . . . . . . . . . . . . . . . . . . . . . . . 108

5.1.3

e200z3 Floating-Point implementation . . . . . . . . . . . . . . . . . . . . . . . . . 108

5.2

Unsupported instructions and instruction forms . . . . . . . . . . . . . . . . . . . 109

5.3

Optionally supported instructions and instruction forms . . . . . . . . . . . . 109

5.4

Implementation-Specific instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

5.5

BookE instruction extensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

5.6

Memory access alignment support . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

5.7

Memory synchronization and reservation instructions . . . . . . . . . . . . . . 111

5.8

Branch prediction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

5.9

Interruption of instructions by interrupt requests . . . . . . . . . . . . . . . . . . 112

5.10

e200z3-Specific instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

5.10.1

Integer select APU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

5.10.2

Debug APU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

5.10.3

SPE APU instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

5.10.4

Embedded vector and scalar single precision floating point APU

instructions 120

5.11

Unimplemented SPRs and read only SPRs . . . . . . . . . . . . . . . . . . . . . . 122

5.12

Invalid instruction forms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

5.13

Instruction summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

5.13.1

Instruction index sorted by mnemonic . . . . . . . . . . . . . . . . . . . . . . . . . 123

5.13.2

Instruction index sorted by opcode . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

Interrupts and exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

6.1

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

6.2

e200z3 interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

6.3

Exception syndrome register (ESR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163

6.4

Machine state register (MSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

6.4.1

Machine check syndrome register (MCSR) . . . . . . . . . . . . . . . . . . . . . 166

6.5

Interrupt vector offset registers (IVORn) . . . . . . . . . . . . . . . . . . . . . . . . . 167

6.6

Interrupt definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

6.6.1

Critical input interrupt (IVOR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

6.6.2

Machine check interrupt (IVOR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

6.6.3

Data storage interrupt (IVOR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

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